혹 1차 보드에 딸린 J-TAG 동글이시라면
아래 첨부된 회로를 한번 살펴 보시기 바랍니다.

ISP.PDF와 같은 동글이라면 Altera의 ByteBlaster-MV 입니다.
혹 보유하신 J-TAG 동굴이 이것이라면

회로도를 보시면 HC244의 19번 n2G가 초기화시 LPT 출력이 High로 되어 있어
HC244가 Disable 된 상태 입니다.

Altera BVMV에서는 이신호를 이용해 BVMV가 장착 되어 있는지
Probe 할때 사용하는 핀기능 입니다.

다른 J-Tag (ByMV를 사용하는것으로)을 한전 사용하고 나서는 인식이 잘되고
시스템 부팅후 초기에는 안되는 것이고 보드가 ISP.PDF 와 같은 보드라면

이 이유라고 보시면 됩니다.

다른 프로그램을 한번 실행하면 BV용 프로그램에서는 이 출력이 Low로 되어 있어서
다음부터는 정상으로 동작 하기 때문일겁니다.

귀찮으시면 R1과 R8을 제거하시고 19번 핀을 GND로 묶어 버리시면
됩니다.

처음 aEsop에서 1차 배포시 BVMV를 J-TAG 동글로 사용한이유는 혹 Altera
CPLD나 FPGA를 공부 하실부닝 계시면 겸용으로 쓸수 있게 함이 었습니다,

보통위글러라 불리는 놈은 자이링스 CPLD/FPGA용 동굴이구요..

확인해 보시기 바랍니다.

이건 Givo나 기타 다른 문제는 아니라고 봅니다 ^^..

H-JTAG에서는 이 19번 핀을 활성화 시켜주지 않기 때문에 다른 프로그램을
한번 씀으로서 이 19번 핀이 활성화 되기 때문입니다.