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안녕하세요.
회사에서 6410보드 H/W제작을 맡고 있는데, 1차보드가 CPU와 RAM간의 아트웍 불안으로 제대로 동작을 하지 않습니다. 667Mhz에서는 거의 다운, 400Mhz에서는 그런데로 동작 합니다.
염치 불구 하지만, aESOP S3C6410 에 적용된 CPU와 mDDR의 임피던스 특성이라든가 길이 주의점을 조금 알려주시면 안될까요?
예전 2410 제작시 길이만 맞춰주면 됐지만, 6410은 그렇게 안되네요..^^;
보드 개발시 필요한 EVAL는 구매 했지만, 보드업체에서는 회사 기밀이라 공개가 불가능 하다며 용역을 맡기라고 하니 참 답답 하네요. 보드 업체 이름은 밝히지 않겠습니다..^^ 보드 판매 할때 이야기 해주던지..ㅡㅡ#
여기 저기 인터넷 조사하면서 몇가지 주의 점은 얻었습니다. 조사중에 aESOP 카페도 찾았구요.
The order of priority on pattern routing process :
DQ(Data bus) -> CLK(nCLK) -> DQS -> DM -> CKE, nCS, nRAS, nCAS, nWE -> Address
The length of all DQ(Data bus) line of DDR-SDRAM must be same
Do not use via hole(through hole) on all DQ(Data bus) line
Minimize the DQ line length as short as possible
The length of CLK and nCLK line must be same
The length of CLK and nCLK line must be longer than the length of DQ line
The length of all DQS line must be same
The length of all DQS line must be longer than the length of DQ line
위 내용 부터해서 비아홀, 임피던스 및 길이 등등
이것만 믿고서 다시 PCB 제작을 하기에는 조금 무섭네요. 한번 PCB 제작에 200만원 이상 소모되고 시간도 많이 소모 되고..
염치 불구 하지만 부디 불쌍이 여겨서 CPU와 mDDR의 아트웍시 주의 사항에 대해 답변 부탁 드립니다..
그럼 좋은하루 보내세요..
이거 여따 써도 되나 모르겠네요.
뭐 문서 내용이니 써도 되겠죠?
일단 6400 라우팅 가이드에는 아래의 내용이 나와 있습니다.
6410이 많이 다르진 않을 것 같습니다.
더 자세한 건 고도리님께서 알려주실 것입니다
— All the SDRAM signals (nSCS, nSRAS, nSCAS, DQMn, SCKE, SCLK, ADDR and DATA) have to be
similar in length. By our lab test result, this PCB routing method has enhanced the SDRAM I/O voltage
margin up to 1.8V.
— Power signal must be reinforced as soon as possible. Also, the bypass capacitor has to be nearest to the
power pads.
— All the memory signals are simulated at 15pF@133MHz. So, all capacitance including the board parasitic
must be smaller than 15pF.
— DQS sinal of mDDR should be parallel trace reaching into mDDR device.
뭐 문서 내용이니 써도 되겠죠?
일단 6400 라우팅 가이드에는 아래의 내용이 나와 있습니다.
6410이 많이 다르진 않을 것 같습니다.
더 자세한 건 고도리님께서 알려주실 것입니다
— All the SDRAM signals (nSCS, nSRAS, nSCAS, DQMn, SCKE, SCLK, ADDR and DATA) have to be
similar in length. By our lab test result, this PCB routing method has enhanced the SDRAM I/O voltage
margin up to 1.8V.
— Power signal must be reinforced as soon as possible. Also, the bypass capacitor has to be nearest to the
power pads.
— All the memory signals are simulated at 15pF@133MHz. So, all capacitance including the board parasitic
must be smaller than 15pF.
— DQS sinal of mDDR should be parallel trace reaching into mDDR device.
공개된 document인지 함 알아보고요....쩝
그럼....